Главная страница  Автономные управляющие системы 

1 2 3 4 5 6 7 8 [ 9 ] 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40

Таблица 1.16. Параметры временной модели FLEX1 ОК (продолжение)

Обозначение

Параметр

Значение для EPF10K10-3, [ис]

Обозначение

Параметр

Значение для EPFtOK10-3,

[НС]

Задвржха сброса рвтсгра ЭВВ

Ieaboo

Задержка данных от входа до выхода ВБП

oDI

Задвржха сигнала от выходного буфера до вывода, Vccio =

Ieaboataco

Задержка данных на выходв ВБП относитвлы10 такта

3 3 В, slew rate=oft

Ieaboatasu

Врвмя установки адрвса или данных во входном рвгистра ВБП

toD2

Задвржха сигнала от выходного буфера до вывода, Vccio = 2 5 В, slew rate = off

Ieabqatah

Время удержания адрвса или данных на входв ВБП

t0D3

Задвржха сигнала от выходного буфера до вывода, slew ratB = on

Ieabwesu

Врвмя установки сигнала WE

Задвржха сигнала в выходном буфере после сигнала запрещения выхода

Ieabwesh

Время удержания сигнала WE

Ieabwdsu

Время установки входных данных ВБП баз использования вхсдного регистра

tzx,

Задвржха сигнала в выходном буфера после сигнала раз-рвшвния выхода, Vccio= 3 3 В, sIbw rate = off

Ieabwdh

Врвмя удержания входных данных ВБП баз использования входного рвгистра

tzX2

Задвржха сигнала в выходном буфере после сигнала разрешения выхода, Vccio=2.5 В, slew rate = oil

Ieabwasu

Время установки адреса ВБП без использования входного регистра

tzX3

Задвржха сигнала в выходном буфере после сигнала раз-рашвния выхода, slew rate = on

Ieabwah

Врвмя удержания адреса ВБП бвз использования входного рвгистра

tlMEG

Задержка в буфера ЗВВ

tlOFD

Задвржха в цепи обратной связи регистра ЭВВ

Ieabwo

Задержка данных на выходе ВБП относитвльно сигнала разрвшвния записи

tiNCOMB

Задержка сигнала от входного буфера ЭВВ до ГМС

tsAMElAB

ЗадержкаданныхвЛМС

tEABMTA,

Задержка данныхилиадрвсвВБПдо комбинационного выхода ВБП

tsAMEROW

Задержка передачи данных внутри одной и той же строки ГМС

tEABQATU

Задержка данных или адрвсв ВБП до регистрового выхода ВБП

tsAMECOLUMN

Задержка передачи данных внутри одного и того жв ГМС

Ieabwe,

Задержка данных ВБП относительно сигнала разрешения записи до комбинационного выхода ВБП

toiFFROW

Задержка передачи данных по столбцу с одной строки ГМС на другую

tE*BWE2

Задержка данных ВБП относитвльно сигнала разрешения записи до регистрового выхода ВБП

Itworows

Задержка передачи данных с одной строки ГМС на другую

Ileperiph

Задержка управляющего сигнала

tEABCLK

Задержка тактового импульсе на регистра ВБП

tlABCARRY

Задержка переноса в следующий ЛБ

tEABCO

Задвржха выхода ВБП относитвльно тактового импульса

tuBCASC

Задержка каскадирования в следующий ЛБ

tEABBYmSS

Задвржха в цепи обхода рвгистра ВБП

toiNZTOE

Задержка распространения с выделенного еыеода до входа управлвния ЭВВ

tEABSU

Время установки регистра ВБП

tEABH

Время удержания рвгистра ВБП

toiNZLE

Задержка распространения с выделенного вывода до входа упрааления ЛБили ВБП

tEABCH

Длительность высокого уровня тактового сигнала регистре ВБП

toclKZlOE

Задержка респространения тактового сигнала с выделанного вывода до входа тактирования ЭВВ

tEABCL

Длительность низкого уровня тактового сигнала регистра ВБП

tocuULE

Задержка распространения тактового сигнала с выделенного вывода до входа тактирования ЛБ или ВБП

Время удержания адреса

Длитвльность импульса записи ВБП

toiNZOATA

Задержка распространения данных с выделенного вывода до входа ЛБили ВБП

twDSU

Время установки данных до записи

toPR

Тестовая задержка регистр - регистр червз 4 ЛЭ, 3 ряда и 4 ЛМС

twOH

Время удержания данных при сигнале записи в ВБП

twASU

Врвмя установки адреса

tlHSU

Время установки глобального твктоеого импульса

twAH

Время удержания адрвсв

tiNH

Время удержания данных относитвльно глобального тактового импульса

Задвржха данных на выходв ВБП относитвльно сигнала разрешения записи

toUTCO

Время задержки выходных данных относительно (побаль-ного тактового импульса

Задвржха данных от входа до выхода ВБП

tEABOUT

Задержка данных на выходе ВБП

t>SUBIDIR

Время установки даунаправлвнного вывода относитвльно глобального тактового импульса

tEABAA

Время доступа адреса ВБП

13 7

tEABRCCOMB

Длительность цикла всинхроннсго чтвния из ВБП

13 7

1ННБШ

Время удержания даунаправлвнного вывода относитвльно глобального тактового импул ьса

tEABRCREG

Длитвльность цикла синхронного чтения из ВБП

toUTCOBIDIR

Время задержки выходных данных на даунаправлвнном выводе относитвльно глобального тактового импульса

Ieabwp

Длительность импульса записи ВБП

tEABWCCOMB

Длительность цикла асинхронной записи в ВБП

txZBIDIR

Задержка перехода выходного буфера в трвтьв состояние

tEABWCREG

Длитвлыюсть цикле синхронной записи в ВБП

tzXBIDIR

Задержка перехода выходного буфера из третьего состояния

10 0



Рис. 1.45. Асинхронные режимы чтения и записи ВБП FLEX10K

Асинхронное чтение

Разрешение записи

Адрес

Данные

Разрешение записи

Входные данные

аО )

( 2 )

tEABAK-

tEABRCCOMB

do )

X 2

Асинхронная запись

dinO

tEABWASU U--

lEABWCOCGMB

Адрес

Выходные данные

tEABWR

tEABWPSU

J tEABWOH

tEABWAH

tEABDO

X dinO )C dinl )(doul2

Разрешение записи

Адрес

Такт

Рис. 1.46. Синхронные режимы чтения и записи ВБП FLEX10K

Синхронное чтение

X 3

Разрешение записи

Входные данные

tEABDATABU.

tEABOATAH

tEABDATACO

tEABRCREQ

Выходные данные

i:zz)Gl

Синхронная запись

Адрес

tEADATASU tEABWESU

dinl

Такт

Выходные данные

tEABDATAH

tEABWGREG

tEASWEH

, tEABDATACO

XdouroXdutiy dinl X dii din3

1.7. СЕМЕЙСТВО APEX20K

Развитие и разнообразие архитектур функциональных преобразователей, лежащих в основе базовых узлов ПЛИС привели к тому, что в последние годы ПЛИС становятся основой для систем на Кристалле (system-on-chip, SOC) В основе идеи SOC лежит интеграция всей электронной системы в одном кристалле (например, в случае ПК такой чип объединяет процессор, память и т д ). Компоненты этих систем разрабатываются отдельно и хранятся в виде файлов параметризируемых модулей Окончательная структура SOC-микросхемы выполняется на базе этих виртуальных компонентов , называемых также блоками интеллектуальной собственности с помощью программ автоматизации проектирования электронных устройств Благодаря стандартизации в одно целое можно объединять виртуальные компоненты от разных разработчиков

Идеология построения систем на кристалле подстегнула ведущих производителей ПЛИС к выпуску в конце 1998 - начале 1999 года изделий с эквивалентной емкостью 1000000 эквивалентных вентилей и более Примером новых семейств ПЛИС, пригодных для реализации систем на кристалле является семейство

АРЕХ20К фирмы Aitera, основные характеристики которого приведены в Таблице 1.17

Архитектура АРЕХ20К (Рис. 1.47) сочетает в себе как достоинства FPGA ПЛИС с их таблицами перекодировок, входящими в состав логического элемента, так и логику вычисления СДНФ, характерную для ПЛИС CPLD, а также встроенные модули памяти.

Отличительной особенностью ПЛИС семейства АРЕХ20К является объединение ЛБ в т н. Мегаблок (Меда LAB), имеющий собственную непрерывную матрицу соединений (MegaLAB interconnect)

Такая организация соединений позволяет выделить дополнительные ресурсы для трассировки, кроме того, в каждом мегаблоке может быть полностью разведена та или иная функционально законченная часть системы, что позволяет при ее модификации не перетрассировать этот участок и тем самым сохранить все заданные временные параметры Подобная организация ПЛИС позволяет разумнее организовать соответствующее программное обеспечение, в том числе создать средства коллективной работы над проектом

На Рис. 1.49 представлена структура ЛБАРЕХ20К Каждый ЛБ состоит из 10 ЛЭ, имеющих структуру, показанную на Рис. 1.50

Таблица 1.17. Основные характеристики ПЛИС семейства АРЕХ20К фирмы Altera

ЕР20К100

ЕР20К160

ЕР20КгОО

ЕР20К300

ЕР20К400

ЕР20К600

ЕР20К1000

Максимальное число эквивалентных вентилей

263000

404 000

526000

728000

1052000

1537000

2670000

Число лог Элементов

4160

6400

6320

11520

16 640

24320

42240

Встроенные блоки памяти

Максимальный обьем памяти, бит

53246

81920

106496

147456

212992

311296

540 672

Число макроячеек

1152

1664

2432

4224

Число выводов пользователя



Управление тактовой частотой

Рис. 1.47. Архитектура АРЕХ20К

Таблицы перекодировки

Память

Таблицы перекодировки

Память

Таблицы перекодировки

Память

Таблицы перекодировки

Память

Таблицы перекодировки

Память

Таблицы перекодировки

Память

Таблицы перекодировки

Память

Таблицы перекодировки

Память

к смежному. ЛБ

Рис. 1.46. Структура мегаблока АРЕХ20К

LE10

Межсоединение мегаблока

LE10

LE10

Блок памяти

Межсоединение, мегаблока (МСМ)

Рис. 1.49. Структура ЛБ

Строка ГМС

ЛМС ЮЛЕ

Столбец ГМС

. К смешенному ЛБили ЭВВ



1 2 3 4 5 6 7 8 [ 9 ] 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40

© 2000 - 2021 ULTRASONEX-AMFODENT.RU.
Копирование материалов разрешено исключительно при условии цититирования.