Главная страница  Автономные управляющие системы 

1 2 3 4 5 6 7 [ 8 ] 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40

Рис. 1.37. Встроенный блок памяти

Выделенные сигналы Сброс

Строки ГМС

8,4,2,1

9,10,11

Вход данных

Выход данных

Адресе ОЗУ/ПЗУ 256 x8 512x4 1024x2 2048 X 1

2,4,8,16!

2,4,8,16

Столбец ГМС

Рис. 1.38. Логический блок ПЛИС семейства FLEX10K

Выделенные и глобалы4ые сигналы

Управляющие. сигналы ЛБ

Строки ГМС

Переноси ; <gT ,

каскади- ! f

рование I \

51, I ! \

LE5

LE7

..................j

Коммутация

строка-столбец

Столбец ГМС

Выходы переноса и каскадирование

Сигналы с выхода ЛБ поступают как на строку, так и на столбец Структура ЛЭ ПЛИС семейства FLEX10K приведена на Рис.

ГМС. 1.39. Как можно заметить, архитектура ЛЭ всех семейств FLEX

Как можно заметить, архитектура ЛБ FLEX10K напоминает архи- Практически одинакова. текгуруЛБ FLEXSOOO.



Рис. 1.39. Структура ЛЭ FLEX1 ОК

Перенос Каскадирование

Datal Data2 Data3 Data4

Ubctrll. Ubctrl2. Сброс.

Look-Up Table (LUT)

Carry Cham

Clear/ Preset Logic

Ubcti13. Ubctri4.

Cascade Chain

PRN D Q

ENA CLRN

.КГМС

.КЛМС

Выход переноса Выход каскадирования

Рис. 1.40. Элементввсда-вывсда

ГМС Синхронизация А ВыпрлрнныР .Управляющие

D О

ENA CLRN

Vcc 9

СЕ [7 0]

Сброс

Разрешение выхода

си<[1 0]

CLKI3 21

-, I- D О --

CLRN[1 01

ENA CLRN

Сброс

ENA CLRN

Открытый коллектор

Скорость ЭВВ

Сброс

С помощью схем организации переносов (Carry chain) и каскадирования (Cascade chain) возможно расширение возможностей ЛЭ, подробнее о режимах конфигурации ЛЭ см. параграф 1 2

Элемент ввода-вывода (I/O element, IOE) ПЛИС семейства FLEX10K соединяет канал строки или столбца ГМС с выводом микросхемы Структурная схема ЭВВ приведена на Рис. 1,40.



ЭВВ позволяет осуществить ввод-вывод бита данных с различными скоростями, временное хранение данных, эмуляцию открытого коллектора (open drain pin).

Наличие входного (input register) и выходного регистра (output register) позволяет хранить данные, что снижает логическую нагрузку на ЛЭ и высвобождает ресурсы ПЛИС для реализации других функцИ11. Скорость переключения буфера ЭВВ (slew rate) может быть задана при конфигурации ПЛИС Пониженная скорость переключения позволяет снизить уровень импульсных помех и звона в системе

Следует помнить, что режим эмуляции открытого коллектора обеспечивает не слишком мощный выходной сигнал, позтому при необходимости сопряжения с внешними схемами лучше использовать специализированные буфера (например, 74НС04, 1533ЛА8, ЛН2 и т п ) По крайней мере, при проникновении высокого напряжения проще (и дешевле) поменять буфер, а не всю ПЛИС (особенно в BGA корпусе)

Временная модель ПЛИС представлена на Рис. 1.41-1.44, а ее основные параметры в Таблице 1.16

Рис. 1.41. Временная модель FLEX1 ОК

Выделенные сигналы

Межсоединение

Рис. 1.42. Временная модель ЛЭ FLEX10K

Вход Вход

переноса каскадироавния

Вход, данных

Управление.

tpLUT

tCLUT

tPACKED

tcGENR tcGEN

tcico

tCOMB

tH tpRE ICLF

. Выход данных

tCASC

tlABCARRY Выход

tUBCASC

Выход

переноса каскадирования

Рис. 1.43. Временная модель ЭВВ FLEX10K

data in

tloD

clock enable clear:

clock-output enable-

tiDc

tioco -f

tlOCOMB

tiosu

tOH tlOCLF

tiNREG

1 кГМС -г

tlOFD

tiNCOMB

tODl tOD2 toD3

txz tzxi

tZX2 tZX3

Рис. 1.44. Временная модель ВВП FLEX10K

Данные. Адрес-

Разрешение. записи

Синхронизация

tEABOATAl tEAB0ATA2

tEABWEl tEABWE2

tEABCLX

lEABCO tEABBYPASS tEABSU tEABH tEABCH tEABCL

twosu

tWDH t>A(ASU tWAH

tEABCO tEABBYPASS tEABSU tEABH tEABCH tEABCL

tEABOUT

.DATA OUT

Таблица 1.16. Параметры временной модели FLEX1 OK

Обозначение

Параметр

Значвниедля EPF10K10-3,

[НС]

1И1П

1Иах

tlUT

Задержка данных в ТП

tauT

Задержка формирования сижала переноса в ТП

tRLUr

Задержка сигаала обратной связи регистра в ТП

tfiACKEO

Задержка входных данных до отдельно сконфигурированного регистра (packed register)

Задержка ситала разрешения регистра ЛЭ

toco

Задержка сигнала переноса от входа до выхода переноса

tcGEN

Задержка сигнала переноса от входа ЛЭ до выхода переноса

IcOENR

Задержка сигаала от выхода репютра ЛЭ до выхода переноса

tcASC

Задержка сигнала каскадирования от входа до выхода каскадирования

Задержка управляющего ситала на регистре ЛЭ

Задержка выходного сигаала регистра относительно такта

tcOMB

Задержка в комбинационной части ЛЭ

Обозначение

Параметр

Значение для EPF10K10-3,

[НС)

1Иах

Время установки регистра Л Э

Время удержания ситала на входе регистра после подачи синхроимпульса

tpRE

Задержка предустановки регистра ЛЭ

tcLR

Задержка сброса регистра ЛЭ

Длительность высокого уровня тактового сигнала регистра

Длительность низкого уровня тактового сигнала решстра

tlOO

Задержка выходного сигнала ЭВВ

Задержка выходного сигнала регистра ЭВВ относительно сигналов управления

tOCO

Задержка выходного сигнала ретстра ЭВВ относиталы1о такта

tlOCOMB

Задержка комбинационных схем ЭВВ

tiosu

Время установки регистра ЭВВ

tlOH

Время удержания данных регистра ЭВВ



1 2 3 4 5 6 7 [ 8 ] 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40

© 2000 - 2021 ULTRASONEX-AMFODENT.RU.
Копирование материалов разрешено исключительно при условии цититирования.