Главная страница  Автономные управляющие системы 

1 2 [ 3 ] 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40

Таблица t .3. Параметры временной модели ПЛИС МАХЗОООА (все времена в не)

Обозначение

Параметр

Значение

Задержка на входе и входном буфере

Задержка на двунаправленном выводе и входном буфере

Задержка разделяемого расширителя

Задержка параллелы1ого расширителя

tL 0

Задержка в локальной программируемой матрице И

Задержка улревляющего сигнала триггера в локальной профаммируемой матрице И

Внутренняя задержка сигнала разрешения

toDl

Задержка сигнала от выходного буфера до выврда, Vcao = 3.3 В, slew rate = off

t0D2

Задержка сигнала от выходного буфера др вывода, Vcqo= 2 5 В, slew rate - off

t0D3

Задержка сигнала от выходного буфера до вывода, slew rate = on

tzx.

Задержка сигнала в выходном буфере после сигнала разреи1ения выхода, Усею 3.3 В, slew rate = off

tzX2

Задержка сигнала в выходном буфере после сигнала разрешения выхода, Vcao=2 5 В, slew rate=off

tzx3

Задержка сигнала в выходном буфере после сигнала разрешения выхода, slew rate on

10 0

t)(Z

Задержка сигнала в выходном буфере после сигнвла запрещения выхода

Время установки регистра

Время удержания сигнала на рагистре

Регистровая задержка

tcoMB

Ком6ина1(ионная задержка

Задержка изменения сигнала относительно тактового импульса

Задержка разрешения регистра

tauoB

Задержка глобальных управляющих сигнвлов

Время предустановки регистра МЯ

Время сброса регистра МЯ

tpiA

Задержка ПМС

tip*

Задержка за счет режима пониженного потребления

В Таблице 1.4 приведены динамические параметры ПЛИС семейства МАХЗОООА.

Таблица 1.4. Динамические параметры ПЛИС (временные параметры в НС, частоты в МГц)

Рис 1.9 и 1.10 иллюстрируют задержки сигналов в ПЛС МАХЗОООА в зависимости от режима работы ПЛИС. На Рис 1.10 и 1.11 длительности переднего и заднего фронтов Tr и tp соответственно равны 2 НС.

Обоэна-

Параметр

Значение

poi

Задержка вход - комбинаторный выход

1р02

Задержка вход - регистровый выход

Время установки глобального синхросишала

Время удержания глобального синхросигнала

tco,

Задержка глобального синхросигаала до выхода

Длительность высокого уровня глобального синхросигнала

Длиталыностъ низкого уровня глобалыюго синхросигаала

Время установки синхросигналатрипера МЯ

Время удержания синхросигнала трип-ера МЯ

t C01

Задержка синхросигнала триггера МЯ до выхода

1дсн

Длительность высокого уровня синхросигнала триггера МЯ

Iacl

Дпите/ьность низкого уровня синхросигнала триггера МЯ

Минимальная длительность сигналов сброса и установки триггера МЯ

tern

Минимальный период глобального синхросигнала

Максимальная глобалыная внутренняя тактовая часто-

192 3

Iacnt

Минимальный период синхросигаала триггера МЯ

Максимальная внутренняя тактовая частота трипвра МЯ

192 3

89 3

Максимальная тактовая частота

125 0

Рис. 1.9. Задержки в ПЛИС МАХЗОООА

Вход

Вход-выход

Задержка ПМС

tPIA

Задержка разделяемого -расширителя

Вход комбинац-схемы

Задержка параллельного . расширителя

Выход комбинационной . схемы

Выход

tSEXP

1ие/Р

tpEXP

tCOMP



Рис. 1.10. Задержки в ПЛИС МАХЗОООА

Глобальный

сигнал синхронизации

Глобальный . синхросигнал на регистре

Данные

tGLOB

Вход .

Такт . на ПМС

tplA

Тактв ЛБ .

Тест . регистра

Данные ЛЕ °

л / V.

Данные на ПМС

Выход

tRD tpiA

!pi-S .

tplA

tpRi

.too 1

Таким образом, мы рассмотрели основные архитектурные особенности и принципы построения ПЛИС семейства МАХЗОООА Следует еще раз заметить, что в книге намеренно не приводится информация о назначении контактов для различных корпусов, потребляемой мощности и т д Это связано с тем, что данная информация легко доступна как на CD Altera Digital Library, так и в Internet

1.2, СЕМЕЙСТВО FLEX6000

Относительно новое семейство ПЛИС FLEX6000 появилось на рынке в конце 1997 года По своим характеристикам оно является промежуточным между семействами FLEXBOOO и FLEX10K ПЛИС FLEX6000 выпускаются по технологии О 5 мкм SRAM (FLEX6000A по О 35 мкм) с тремя слоями металлизации и обладают удачными характеристиками цена-производительность для реализации не очень сложных алгоритмов ЦОС. В Таблице 1.5 приведены основные характеристики ПЛИС FLEX6000. Таблица 1.5. Основные характеристики FLEX6000

IJJi.-! ill3in!7iniJJj--iir.-J:<Ji-i;M

Максимальная логическая емкость зквива лентных вентилей

10000

16000

16000

24 000

Числолошческих злементов

1320

1320

1960

Числолошческих блоков

Число программируемых пользоввтелем выводов

Отличительной особенностью архитектуры ПЛИС FLEX6000 является технология OptiFLEX, представленная на Рис. 1.11

Рис. 1.11. Технология OptiFLEX

□□□□□□□□□□□□□□□□□□□□□□о

□□□□□□□□□□□□□о

Столбцы

Строки

□ □□□□еоо Строки


В основе архитектуры OptiFLEX лежат логические блоки (ЛБ) (LABs, Logic array blocks), каждый из которых объединяет по 10 логических элементов (ЛЭ) (LEs, Logic elements) с помощью локальной матрицы соединений Особенностью архитектуры OptiFLEX является то, что каждый логический элемент может коммутироваться как на локальную матрицу соединений собственного логического блока, так и смежных (Рис. 1.11), тем самым расширяются возможности для трассировки

Рис. 1.12. Структура ЛБ FLEX6000

I I Строки гмс I I I I

К смешенному ЭВВ или ЛБ

к смешенному ЛБ или ЭВВ

Столбец гмс

На Рис.1.12 приведена структура ЛБ ПЛИС семейства FLEX6000. Как видно из Рис.1.12, ЛБ имеет чередующуюся структуру (interleaved structure), объединяя на локальной матрице соединений (ЛМС) (lockal interconnect) сигналы с двух смежных ЛБ Кроме того, сигналы с ЛЭ и ЛМС могут коммутироваться на строки и столбцы глобальной матрицы соединений (Row and column interconnect), которые имеют непрерывную структуру, обеспечивающую минимальные задержки



выделенные о-входы

Рис. 1.13. Специализированные сигналы


LABCTRL1/ CLK1/ LABCTRL2 CLK2 SYNCLR SYNLOAD

Рис. 1.14. Структура ЛЭ ПЛИС семейства FLEX6000

Перенос Каскадирование

Datal. Data2.

Data3. Data4.

Look-Up Table (LUT)

Carry Cham

Labctrll. Labctrl2.

Сброс.

Labctria . LabctrW.

Clear/ Preset Logic

Cascade Chain

PRN D Q

CLRN

. LE-OUT

Выход переноса Выход

каскадировании

Каждый ЛБ и ЛЭ управляется выделенными глобальными сигналами (Dedicated inputs), являющимися сигналами сброса, установки и синхронизации триггеров ЛЭ (Рис.1.13)

На Рис. 1.14 приведена структура ЛЭ ПЛИС семейства FLEX6000 В основе ЛЭ лежит четырехвходовая таблица перекодировок (ТП, LUT, Look-up Table) Кроме того, в состав ЛЭ входят цепи ускоренного цепочечного переноса (Carry-in, carry-out) и каскадирования (cascade-m, cascade-out) Триггер ЛЭ может быть сконфигурирован с помощью логики сброса-установки (clear/preset logic). Его тактирование осуществляется одним из сигналов, выбираемых логикой тактирования (clock seiect) При необходимости, сигнал с выхода ТП может быть подан на выход ЛЭ в обход триггера (register bypass)

Для обеспечения минимальной задержки при реализации сложных арифметических функций, таких, как счетчики, сумматоры, вы-читатели и т п., используется организация ускоренных цепочечных переносов (carry chain) между ЛЭ. Логика ускоренных переносов автоматически формируется компилятором САПР MAX+PLUS II, или вручную при описании проекта

При организации цепочечных переносов первый Лэ каждого ЛБ не включается в цепочку цепочечных переносов, поскольку он формирует управляющие сигналы ЛБ Вход первого ЛЭ в каждом ЛБ может быть использован для формирования сигналов синхронной загрузки или сброса счетчиков, использующих цепочечный перенос

Цепочка переносов, длиннее чем 9 Лэ автоматически формируется путем объединения нескольких ЛБ вместе, причем перенос формируется не в соседний ЛБ, а через один, то есть из четного в четный, из нечетного ЛБ - в нечетный Например, последний ЛЭ в первом ЛБ в ряду формирует перенос во второй ЛЭ в третьем ЛБ в том же ряду Отсюда ясно, что длина цепочки переносов не может быть больше, чем половина ряда

На Рис 1.15 приведен пример реализации полного сумматора с использованием логики ускоренного переноса. В этом случае ТП сконфигурирована таким образом, что два ее входа формируют сигнал суммы, а два других входа - перенос.

При реализации многовходовых функций используется режим каскадирования ЛЭ (Рис. 1.16). ТП смежных ЛЭ реализуют частичные функции, а затем с помощью цепей каскадирования формируется выход функции Многих переменных. Логика каскадирования строится либо по И (AND), либо по ИЛИ (OR).

При каскадировании по И возможно использование регистра последнего Лэ, при каскадировании по ИЛИ использование регистра невозможно, поскольку инвертор используется для реализации элемента ИЛИ

Аналогично цепочечным переносам, при каскадировании объединяются либо только четные, либо нечетные ЛЭ.



1 2 [ 3 ] 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40

© 2000 - 2021 ULTRASONEX-AMFODENT.RU.
Копирование материалов разрешено исключительно при условии цититирования.