Если еще год-полтора назад ПЛиС емкостью 100 ООО вентилей стоила в Москве в зависимости от производителя, приемки, быстродействия от 1500 до 3000 у е , то сейчас такая микросхема стоит от 100 до 350 у. е., то есть цены упали практически на порядок и зта тенденция устойчива Что касается ПЛИС емкостью 10 ООО - 30 ООО логических вентилей, то появились микросхемы стоимостью менее 10у е

Такая ситуация на рынке вызвала волну вопросов, связанных с подготовкой специалистов, способных проводить разработку аппаратуры цифровой обработки сигналов на ПЛИС, владеющих основными методами проектирования, ориентирующимися в современной элементной базе и программном обеспечении Идя навстречу многочисленным пожеланиям предприятий, заинтересованных в подготовке молодых специалистов, владеющих современными технологиями, на кафедре CM5 Автономные информационные и управляющие системы МГТУ им Н Э Баумана в программу четырехсеместрового курса Схемотехническое проектирование микроэлектронных устройств включен семестровый раздел Проектирование аппаратуры обработки сигналов на ПЛИС , на основе лекционных и семинарских материалов которого и выходит зта книга

Приведем известную классификацию ПЛИС [1, 2, 3] по структурному признаку, тк она дает наиболее полное представление о классе задач, пригодных для решения на той или иной ПЛИС Следует заметить, что общепринятой оценкой логической емкости плис является число эквивалентных вентилей, определяемое как среднее число вентилей 2И-НЕ, необходимых для реализации эквивалентного проекта на ПЛИС и базовом матричном кристалле (БМК) Понятно, что эта оценка весьма условна, поскольку ПЛИС не содержат вентилей 2И-НЕ в чистом виде, однако для проведения сравнительного анализа различных архитектур она вполне пригодна Основным критерием такой классификации является наличие, вид и способы коммутации элементов логических матриц По этому признаку можно выделить следующие классы ПЛИС

Программируемые логические матрицы - наиболее традиционный тип ПЛИС, имеющий программируемые матрицы И и ИЛИ В зарубежной литературе соответствующими этому классу аббревиатурами являются FPLA (Field Programmable Logic Array) и FPLS (Field Programmable Logic Sequensers) Примерами таких ПЛИС могут служить отечественные схемы К556РТ1, PT2, PT21 Недостаток такой архитектуры - слабое использование ресурсов программируемой матрицы ИЛИ , поэтому дальнейшее развитие получили микросхемы, построенные по архитектуре программируемой матричной логики (зарубежная аббревиатура - PAL от Programmable Array Logic) - это ПЛИС, имеющие программируемую матрицу И и фиксированную матрицу ИЛИ К этому классу относятся боль-

шинство современных ПЛИС небольшой степени интеграции. В качестве примеров можно привести отечественные ИС КМ1556ХП4, ХП6, ХП8, ХЛ8, ранние разработки (середина - конец 80-х годов) ПЛИС фирм lntel , АИега , AMD , Lattice и др. Разновидностью класса ПМЛ являются ПЛИС, имеющие только одну (программируемую) матрицу И , например, схема 85C508 фирмы lntel . Следующий традиционный тип ПЛИС - программируемая макрологика Они содержат единственную программируемую матрицу и-НЕ или ИЛИ-НЕ , но за счет многочисленных инверсных обратных связей способны формировать сложные логические функции К этому классу относятся, например, ПЛИС PLHS501 и PLHS502 фирмы Signetics , имеющие матрицу И-НЕ , а также схема XL78C800 фирмы Ехе1 , основанная на матрице иЛИ-НЕ .

Вышеперечисленные архитектуры ПЛИС, содержащие небольшое число ячеек, к настоящему времени морально устарели и применяются для реализации относительно простых устройств, для которых не существует готовых ИС средней степени интеграции Естественно, для реализации алгоритмов ЦОС они не пригодны.

ИС ПМЛ (PLD) имеют архитектуру, весьма удобную для реализации цифровых автоматов Развитие этой архитектуры - программируемые коммутируемые матричные блоки (ПКМБ) - это ПЛИС, содержащие несколько матричных логических блоков (МЛБ), объединенных коммутационной матрицей Каждый МЛБ представляет собой структуру типа ПМЛ, т е программируемую матрицу И , фиксированную матрицу ИЛИ и макроячейки. ПЛИС типа ПКМБ, как правило, имеют высокую степень интеграции (до 10000 эквивалентных вентилей, до 256 макроячеек). К этому классу относятся ПЛИС семейства МАХ5000 и МАХ7000 фирмы Altera , схемы ХС7000 и XC9500 фирмы Xilinx , а также большое число микросхем других производителей ( Atmel , Vantis , Lucent и др ) В зарубежной литературе они получили название Complex Programmable Logic Devices (CPLD)

Другой тип архитектуры ПЛИС - программируемые вентильные матрицы (ПВМ), состоящие из логических блоков (ЛБ) и коммутирующих путей - программируемых матриц соединений Логические блоки таких ПЛИС состоят из одного или нескольких относительно простых логических элементов, в основе которых лежит таблица перекодировки (ТП - Look-Up Table, LUT), программируемый мультиплексор, D-триггер, а также цепи управления Таких простых элементов может быть достаточно большое количество, у современных ПЛиС емкостью до 1 миллиона вентилей число логических элементов достигает нескольких десятков тысяч Зь счет такого большого числа логических элементов они содержат значительное число триггеров, а также некоторые семейства ПЛИС имеют встроенные реконфигурируемые модули памяти (РМП - Embedded Array Block, ЕАВ), что делает ПЛИС данной архитектуры весьма удобным средством реализации алгоритмов цифровой обработки сигналов, основными операциями в которых являются перемножение, умножение на константу, суммирование и задержка сигнала Вместе с тем, возможности комбинационной части таких ПЛИС ограничены, поэтому совместно с ПВМ применяют ПКМБ (CPLD) для реализации управляющих и интерфейсных схем В зарубежной литературе такие ПЛИС получили название Field Programmable Gate Array {FPGА). К РРОА(ПВМ) классу относятся ПЛИС XC2000, ХСЗООО, XC4000, Spartan, Wrtex фирмы Xilinx , АСТ1, ACT2 фирмы Actel , а также семейства FLEX8000 фирмы АИега , некоторые ПЛИС Atmel и Vantis

Множество конфигурируемых логических блоков {Configurable Logic Blocks, CLBs) объединяются с помощью матрицы соединений. Характерными для FPGA архитектур являются элементы ввода-вывода (/npuf/Output B/oc/cs, lOBs), позволяющие реализовать двунаправленный ввод/вывод, третье состояние и т п

Особенностью современных ПЛИС является возможность тестирования узлов с помощью порта JTAG (B-scan), а также наличие внутреннего генератора (Osc) и схем управления последовательной конфигурацией

Фирма АНега пошла по пути развития FPGA архитектур и предложила в семействе FLEX1ОК так называемую двухуровневую архитектуру матрицы соединений.

Логические элементы (ЛЭ) объединяются в группы - логические блоки (ЛБ). Внутри логических блоков ЛЭ соединяются посредством локальной программируемой матрицы соединений, позволяющей соединять любые ЛЭ. Логические блоки связаны между собой и с элементами ввода-вывода посредством глобальной программируемой матрицы соединений (ГПМС). Локальная и глобальная матрицы соединений имеют непрерывную структуру - для каждого соединения выделяется непрерывный канал

Дальнейшее развитие архитектур идет по пути создания комбинированных архитектур, сочетающих удобство реализации алгоритмов ЦОС на базе таблиц перекодировок и реконфигурируемых модулей памяти, характерных для FPGA структур и многоуровневых ПЛИС с удобством реализации цифровых автоматов на CPLD архитектурах Так, ПЛИС APEX20K фирмы АНега содержат в себе логические элементы всех перечисленных типов, что позволяет применять ПЛИС как основную элементную базу для систем на кристалле (System-On-Chip. SOC) В основе идеи SOC лежит интеграция всей электронной системы в одном кристалле (например, в случае ПК такой чип объединяет процессор, память и т д ) Компоненты этих систем разрабатываются отдельно и хранятся в виде файлов параметризируемых модулей Окончательная структура SOC-микросхемы выполняется на базе этих виртуальных компонентов с помощью программ систем автоматизации проектирования (САПР) электронных устройств EDA (Electronic Design Automation) Благодаря стандартизации в одно целое можно объединять виртуальные компоненты от разных разработчиков

Как известно, при выборе элементной базы систем обработки сигналов обычно руководствуются следующими критериями отбора

- быстродействие,

- логическая емкость, достаточная для реализации алгоритма,

- схемотехнические и конструктивные параметры ПЛИС, надежность, рабочий диапазон температур, стойкость к ионизирующим излучениям и т п ,

- стоимость владения средствами разработки, включающая как стоимость программного обеспечения, так и наличие и стоимость аппаратных средств отладки,

- стоимость оборудования для программирования ПЛИС или конфигурационных ПЗУ,

- наличие методической и технической поддержки;

- наличие и надежность российских поставщиков,

- стоимость микросхем

В данной книге рассматриваются вопросы проектирования устройств обработки информации на базе пЛИС фирмы АНега

Фирма Altera Corporation (101 Innovation Drive, San Jose, CA 95134, USA, wviw.altera com) была основана в июне 1983 года. В настоящее время High-end продуктом этой фирмы является семейство АРЕХ20К

Кроме того, АНега выпускает CPLD семейств МАХЗООО, MAX7000, MAX9000 (устаревшие серии специально не упоминаются), FPGA семейств FLEX10K, FLEX8000, FLEX6000.

Дополнительным фактором при выборе ПЛИС АНега является наличие достаточно развитых бесплатных версий САПР В Таблице В 1 приведены основные характеристики пакета MAX+PLUS II BASELINE ver 9 3 фирмы Altera , который можно бесплатно скачать с сайта или получить на CD Altera Digital Ubrary , на котором содержится также и полный набор документации по архитектуре и применению ПЛИС

Таблица В. 1. Основные характеристики пакета MAX+PLUS II BASELINE ver. 9.3

Кроме того, ПЛИС фирмы АНега выпускаются с возможностью программирования в системе непосредственно на плате Для программирования и загрузки конфигурации устройств опубликована схема загрузочного кабеля ByteBlaster и ByteBlasteMV Следует отметить, что новые конфигурационные ПЗУ EPC2 позволяют осуществлять программирование с помощью этого устройства, тем самым отпадает нужда в программаторе, что естественно снижает стоимость владения технологией

плис фирмы АНега выпускаются в коммерческом и индустриальном диапазоне температур

1.1. СЕМЕЙСТВО МАХЗООО

Летом 1999 года на рынке стали доступны ПЛИС семейства МАХЗООО. Их архитектура близка к архитектурв семейства МАХ7000, однако имеется ряд небольших отличий В Таблице 1.1 приведены основные параметры ПЛИС

Таблица 1.1. Основные параметры ПЛИС

Микросхемы семейства МАХЗООО выполнены по КМОП EPROM технологии, при соблюдении технологических норм О 35 мкм, что позволило существенно удешевить их по сравнению с семейством MAX7000S Все ПЛИС МАХЗООО поддерживают технологию програм-

мирования в системв (ISP, In-system programmability) и периферийного сканирования (boundary scan) в соответствии со стандартом IEEE Std 1149.1 JTAG. Элементы ввода-вывода (ЭВВ) позволяют работать в системах с уровнями сигналов 5В, З.ЗВ, 2.5B. Матрица соединений имеет непрерывную структуру, что позволяет реализовать время задержки распространения сигнала до 4.5 не. ПЛИС МАХЗООО имеют возможность аппаратной эмуляции выходов с открытым коллектором (open - drains pin) и удовлетворяют требованиям стандарта PCI. Имеется возможность индивидуального программирования цепей сброса, установки и тактирования триггеров, входящих в макроячейку Предусмотрен режим пониженного энергопотребления Профаммируемый логический расширитель позволяет реализовать на одной макроячейке функции до 32 переменных. Имеется возможность задания бита секретности (security bit) для защиты от несанкционированного тиражирования разработки

Реализация функции программирования в системе поддерживается с использованием стандартных средств загрузки, таких, как ByteBlasterMV, BitBlaster, MasterBlaster, а также поддерживается формат JAM

ПЛИС МАХЗООО выпускаются в корпусах от 44 до 208 выводов На Рис.1.1 представлена функциональная схема ПЛИС семейства МАХЗООО

Основными элементами структуры ПЛИС семейства МАХЗООО являются

- логические блоки (ЛБ) (LAB, Logic array blocks),

- макроячейки (МЯ) (macrocells).

Рис. 1.1. функциональная схема ПЛИС семейства МАХЗООО

INPUT/GCLK1 о-INPUT/OE2/GCLK2 о INPUT/OE1 о-

INPUT/GCLRn о-

4.. 16 I/O ;

Разрешение выхода

4 .16 I/O ;

4 16

МЯ 1 16

4 16

36 16

4 16

33. 48

if >

4 16

Разрешение выхода

МЯ 17 32

4 16

16 4ii

4 16

МЯ 49. .64

4 16

4 16

14.16 I/O

14.16 I/O